硬件描述語言(Verilog HDL / VHDL)基本語法和實踐

CPLD/FPGA技術(shù)的發(fā)展歷史階段和代表技術(shù)

CPLD/FPGA 技術(shù)概念和發(fā)展現(xiàn)狀

單片機，CPLD/FPGA，DSP的區(qū)別

與CPLD/FPGA設(shè)計相關(guān)數(shù)字電路基礎(chǔ)知識復(fù)習(xí)

cpld/fpga設(shè)計中幾個基本概念

使用quartusⅡ5.1設(shè)計數(shù)字電路的基本流程

CPLD/FPGA 典型應(yīng)用領(lǐng)域一：替代傳統(tǒng)數(shù)字電路

CPLD/FPGA 典型應(yīng)用領(lǐng)域二：接口控制器

CPLD/FPGA 典型應(yīng)用領(lǐng)域三：數(shù)字信號處理

FPGA 的設(shè)計流程和設(shè)計方法簡介,包括原理圖、波形圖、狀態(tài)轉(zhuǎn)換圖及各種硬件描述語言簡介

CPLD與FPGA的區(qū)別和各自的應(yīng)用領(lǐng)域

ALTERA公司FPGA的特點以及當(dāng)前流行的FPGA產(chǎn)品介紹

單點流水燈VERILOG HDL設(shè)計代碼講解

單片機通過CPLD擴展外部IO口設(shè)計講解

CPLD/FPGA 的下載及內(nèi)部測試的配置與方法

幾種硬件描述語言的比較

Cpld/fpga數(shù)字電路設(shè)計經(jīng)驗

FPGA設(shè)計規(guī)范

詳細(xì)介紹QuartusII軟件環(huán)境和使用方法

上機實踐（多點流水燈實驗）

VHDL 和Verilog HDL的各自特點和應(yīng)用范圍

Verilog HDL的抽象級別

Verilog HDL的幾個基本概念

Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則

如果設(shè)計可靠的組合邏輯電路以避免毛刺的產(chǎn)生

ALTERA公司芯片如何處理內(nèi)部三態(tài)電路

FPGA設(shè)計進階及工程設(shè)計中應(yīng)該注意的問題

典型的Verilog HDL代碼分析 1

典型的Verilog HDL代碼分析 2

上機實踐（用原理圖設(shè)計按鍵開關(guān)燈實驗）

Verilog HDL 里面的Reg 和 Wire類型定義的用法和區(qū)別

Verilog HDL 里面的阻塞和非阻塞賦值的用法和區(qū)別

Verilog HDL 和C語言的聯(lián)系和區(qū)別

Verilog HDL 里面的系統(tǒng)任務(wù)和函數(shù)的調(diào)用方法

Verilog HDL 里面最常用的兩個語句IF和CASE的使用方法和注意事項

Verilog HDL組合邏輯語句結(jié)構(gòu)和設(shè)計要點

Verilog HDL時序邏輯語句結(jié)構(gòu)和設(shè)計要點

Verilog HDL 程序設(shè)計中需要注意的問題

典型電路設(shè)計實例,如雙向電路及三態(tài)控制電路設(shè)計

上機實踐（用原理圖設(shè)計時鐘實驗）

設(shè)計輸入方法（原理圖,波形圖,狀態(tài)轉(zhuǎn)換圖 ,HDL 語言, EDIF , LPM ,IP Core）

Verilog HDL 里面的任務(wù)（TASK） 和函數(shù)（FUNCTIONG）的聯(lián)系和區(qū)別

有限狀態(tài)機的設(shè)計原理及其代碼風(fēng)格

Verilog HDL 里面可綜合的代碼風(fēng)格

上機實踐（用verilog HDL語言設(shè)計時鐘實驗）

邏輯綜合的原則，可綜合的代碼設(shè)計風(fēng)格，設(shè)計優(yōu)化和設(shè)計方法如：速度優(yōu)化與面積優(yōu)化

功能仿真與時序仿真的區(qū)別和適用條件

結(jié)構(gòu)綜合和布局布線約束規(guī)則